發佈日期：2020/12/15晶圓薄化
發佈單位：iST宜特
功率半導體的輕薄短小，是現今熱門議題與未來趨勢.
但隨著晶片薄化後，接踵而來的風險是什麼 ?
要如何有效地來抑制並降低製程上的風險呢 ?
Wafer Ultra Thinning
功率半導體進行「薄化」，一直都是改善製程，使得功率元件實現「低功耗、低導通阻抗」最直接有效的方式。晶圓薄化除了有效減少後續封裝材料體積外，還可因降低RDS(on)(導通阻抗)進而減少熱能累積效應，以增加晶片的使用壽命。
但如何在薄化製程中降低晶圓厚度，又同時兼顧晶圓強度，避免破片率居高不下之風險，則是各家晶圓後段製程廠所鑽研的技術重點。
晶圓薄化
為解決此風險，iST宜特目前已完成2mil(50um)、1.5mil(38um)，甚至到0.4mil(10um)薄化技術開發，特別是0.4mil的薄如蟬翼的矽晶片(參見圖一)，在背面白光光源照射下，晶片表面有如嬰兒肌膚般地透出紅光。
圖一：2mil、1.5 mil、0.4mil晶圓薄化，透過掃描式電子顯微鏡 (SEM)情形
本期iST宜特小學堂，也將與您一同分享晶圓薄化(降低晶圓厚度)後，如何提昇晶圓強度。
一、從晶片研磨探討
一片8吋晶圓裸片原始厚度為28.5 mil(725 um)，在經過薄化後，可將厚度降低至2mil (50um)、1.5mil (38um)、甚至0.4mil(10um)。
不過薄化難免會產生損傷，藉由穿透式電子顯微鏡 (TEM)分析晶片表面損傷程度可發現，隨著研磨量增加，表面損傷層(Damage layer)深度隨之增加(圖二)，進而造成機械應力累積，使得晶片強度降低，因此造成後續封裝測試製程的難度。
iST宜特可藉由特殊的優化製程來改善此一現象以提高生產良率(圖二)。
圖二：使用控片測得2mil、1.5 mil、1.5 mil最佳化條件後的損壞層厚度及TEM分析
二、從晶圓蝕刻來探討Die Strength的提昇
晶圓蝕刻過程可增加晶圓的強度。透過蝕刻製程優化可降低應力累積，藉以提昇晶圓強度。(圖三)
圖三: 透過蝕刻製程優化降低應力累積以提昇晶圓強度(Normalized)。
iST宜特借助專業之晶片強度測試(Die Strength test)，藉由蝕刻製程來調整至最佳化，將實際晶圓強度強化，以符合客戶之規格需求(如圖四)所示。
圖四:最佳化蝕刻條件以達到高強度和低應力的晶圓，使之後的製程步驟風險降低(Normalized)。
以上與您分享宜特的相關技術，若您有相關需求，iST宜特可以配合您進行後續的工程開發，為您提供Power MOSFET/IGBT等元件的薄化強度改善，歡迎洽+886-3-579-9909分機5888 游先生(Stan) │ web_sp@istgroup.com